uvm testbench简介(作用,结构以及搭建步骤)

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uvm testbench简介(作用,结构以及搭建步骤)

2024-07-14 21:55| 来源: 网络整理| 查看: 265

参考资料:

(1) 《uvm cookbook》;

(2) 公众号-芯片学堂;

(3) 《uvm user guide》;

(4) 从run_test浅谈Test Bench的启动 (qq.com)

(5) 《practical UVM step by step with IEEE》第二章;

1.uvm tb 1.1 uvm tb作用

(1) 实例化DUT模块以及UVM Test class(通过在tb.sv的initial begin-end块内调用run_test函数实现);

(2) 实现DUT与验证环境的连接(interface binding以及uvm_config_db::set(), uvm_config_db::get());

(3) 时钟产生(复位信号由UVM testbench提供);

注1:需要指明timescale;

注2:时钟生成放到module内部实现,不要在testbench中产生时钟;(《practical UVM step by step with IEEE》2.7章)

1 //tb.sv 2 module tb; 3 my_if input_if(clk, rst_n, **); 4 my_if output_if(clk, rst_n, **); 5 6 dut my_dut(.clk(clk), .rst_n(rst_n), 7 .rxd(input_if.data), .rx_dv(input_if.valid), 8 .txd(output_if.data), .tx_en(output_if.valid), 9 ); 10 11 initial begin 12 run_test(); 13 end 14 15 initial begin 16 uvm_config_db #(virtual my_if)::set(**); 17 uvm_config_db #(virtual my_if)::set(**); 18 end 19 endmodule 1 //top-level testbench; 2 module wb_env_top_mod(); 3 logic clk; 4 parameter sim_cycle=10; 5 parameter rst_delay=5; 6 7 initial begin 8 clk=0; 9 forever clk=#(sim_cycle/2) ~clk; 10 end 11 12 wb_master_if mast_if(clk); 13 wb_slave_if slave_if(clk); 14 15 wb_env_tb_mod test(); 16 dut dut(mast_if, slave_if); 17 18 endmodule: wb_env_top_mod 1 `include "wb_test.pkg" 2 module wb_env_tb_mod; 3 import uvm_pkg::*; 4 import wb_tests::*; 5 6 typedef virtual wb_master_if v_if1; 7 typedef virtual wb_slave_if v_if2; 8 9 initial begin 10 uvm_config_db #(v_if1)::set(null, "uvm_test_top.env.rst_agent", "mst_if", wb_env_top_mod.mast_if); 11 uvm_config_db #(v_if1)::set(null, "uvm_test_top.env.master_agent", "mst_if", wb_env_top_mod.mast_if); 12 uvm_config_db #(v_if2)::set(null, "uvm_test_top.env.slave_agent", "slv_if", wb_env_top_mod.slave_if); 13 run_test(); 14 end 15 16 endmodule: wb_env_tb_mod 1.2 uvm tb框图